電子元器件(jian)電路布局的(de)可靠lin❌odeiphone孕妇视频㊙️性設計(jì)--跳線

    9. 6.1 電子線(xian)路的可靠性(xìng)設計原則
    采(cǎi)用各種電子(zǐ)元器件進行(háng)系統或整機(jī)線路設計♻️時(shí)，設計師🈲不僅(jǐn)必須考慮如(ru)何實現規定(dìng)的功能，而且(qiě)應❓該考慮采(cǎi)用何種設計(jì)方案才能充(chōng)分發揮元器(qì)件固🌐有可靠(kào)性的潛力，提(ti)高系統或整(zhěng)機的可靠性(xing)水平。這🌍就是(shi)通常所說的(de)可靠性設計(ji)。
    電子線路的(de)可靠性設計(ji)是一個内容(róng)相當廣泛而(ér)具體‼️的問題(tí)，采用不同類(lèi)型的器件或(huò)者要實現不(bu)同的電路功(gong)能，都會🍉有不(bú)同的可靠性(xing)設計考慮。這(zhè)💃🏻裏首先🤞給出(chū)電子線路可(kě)靠性設計的(de)一些基本原(yuán)🔴則，在8.6.2節再給(gěi)出幾種具體(ti)電路的設計(jì)規則。
    1. 簡化設(she)計
由于可靠(kào)性是電路複(fú)雜性的函數(shù)，降低電路的(de)複雜性可💁以(yǐ)相🎯應的提高(gao)電路的可靠(kào)性，所以，在實(shí)現規定功能(néng)❄️的前提下，應(ying)盡量使電路(lu)結構簡單，最(zui)大限度的減(jiǎn)少所用元器(qì)件的類型和(he)品種，提高元(yuán)器件的複用(yòng)率。這是提高(gāo)電路可靠性(xìng)的一種簡單(dan)而🌍實用的方(fāng)法。
簡化設計(ji)的具體方案(àn)可以根據實(shi)際情況來定(dìng)，一❓般使用♻️的(de)方法有：
    (1)多個(gè)通道共用一(yī)個電路或器(qi)件。
    (2)在保證實(shi)現規定功能(neng)指标的前提(ti)下，多采用集(ji)成電❓路✉️，少采(cai)用分立器件(jiàn)，多采用規模(mo)較大的集成(cheng)電路，少采用(yong)規模較小的(de)集成電路。集(jí)成度的提高(gao)可🐆以減少元(yuan)器件♋之間的(de)連線、接點以(yǐ)及封裝的數(shù)目，而這些連(lian)接點的可靠(kao)性常常是造(zao)成電路失效(xiao)的主要原因(yīn)。
    (3)在邏輯電路(lu)的設計中，簡(jiǎn)化設計的重(zhong)點應該放在(zai)減㊙️少邏輯器(qì)👈件的數目，其(qi)次才是減少(shao)門或輸入端(duan)的數目。因👌爲(wèi)一🏒般而👌言，與(yǔ)減少電路的(de)複雜度相比(bǐ)較，提高💞電路(lu)的集成度對(duì)于提高系統(tong)可靠性的效(xiào)果更爲明顯(xian)。
    (4)多采用标準(zhun)化、系列化的(de)元器件，少采(cai)用特殊的或(huò)未經定型和(hé)考驗的元器(qì)件。
    (5)能用軟件(jian)完成的功能(neng)，不要用硬件(jian)實現。
    (6)能用數(shù)字電路實現(xiàn)的功能，不要(yao)用模拟電路(lù)完成，因爲🥵數(shù)字電路的可(ke)靠性和标準(zhǔn)化程度相對(dui)較高。但是，有(yǒu)時模拟電路(lu)的功能用數(shù)字電路實現(xiàn)會導❓緻器件(jian)數目的明顯(xian)增加，這時㊙️就(jiù)要根據具體(ti)情況♊統籌考(kǎo)慮，力求選用(yòng)最佳方案。
    在(zai)簡化設計時(shi)應注意三點(dian)：：一是減少元(yuán)器件不會導(dǎo)緻其它元器(qi)件承受應力(lì)的增加，或者(zhě)對其它元☂️器(qi)件的性能要(yao)求更加苛刻(ke)；二是在用一(yī)種元器件完(wán)成多📱種功能(neng)時，要确認該(gāi)種器件在性(xing)能指标和可(ke)靠性方面是(shì)否能㊙️夠同時(shí)滿🏃🏻‍♂️足幾個方(fang)面的要求😘；三(sān)是爲滿足系(xi)統安全性💜、穩(wěn)定性、可測🍉性(xing)、可維修性或(huo)降額和冗餘(yu)設計等的要(yào)求所增加的(de)電路或元器(qi)件不能省略(lue)。
    2. 低功耗設計(jì)
    電子系統向(xiang)着小型化和(he)高密度化發(fa)展，使得其内(nei)部熱功率密(mi)度增加，可靠(kào)性随之降低(dī)。降低電路的(de)功耗，是減少(shǎo)系💋統内部溫(wen)升的主要途(tu)徑。這可以從(cong)兩方面着手(shou)，一是盡量采(cai)用低💞功耗器(qi)件，如在滿足(zu)工作速度的(de)情況下，盡量(liàng)采用🤩CMOS電路。而(ér)不✊用TTL電路；二(er)是在完成規(guī)定功能的前(qian)提下，盡量簡(jian)化邏輯電路(lù)，并更多的讓(rang)軟👉件來完成(cheng)硬件的功能(neng)，以減少整機(ji)硬件的數🌈量(liàng)。
    3. 保護電路設(she)計
    電子系統(tong)在工作中可(ke)能會受到各(ge)種不适當應(ying)力或外界幹(gan)擾信号的影(ying)響，造成電路(lu)工作不正常(cháng)，嚴重時會導(dao)緻内部器件(jiàn)的損壞。爲此(cǐ)，在電路設計(ji)中🔴，有必要根(gēn)據具體情況(kuàng)設計必要的(de)保護電路。如(ru)在電路的信(xìn)号輸入端設(shè)計靜電保護(hù)電路，在電源(yuan)輸🔴入端設計(jì)浪湧幹擾抑(yi)制電路，在高(gāo)頻高速電路(lù)中加入噪聲(sheng)抑制或吸收(shōu)網絡。具體保(bao)護電路的形(xíng)式可參閱本(ben)書有關章節(jiē)。
    4. 靈敏度分析(xī)
    組成電子系(xì)統的各個電(diàn)路對于系統(tǒng)可靠性的貢(gong)獻并不🌏相同(tong)⛱️，而組成電路(lu)的各個元器(qì)件對于該電(dian)✌️路可靠性📧的(de)貢獻也🌈不會(huì)一樣。常常會(huì)有這樣的情(qíng)況，某個元器(qi)件的參數退(tui)化嚴重，但對(dui)電路性能的(de)🥰影響甚微；而(er)另一個元器(qi)件稍有變化(huà)，就對電路性(xìng)💯能産生顯著(zhe)影響。這是因(yin)爲一個元器(qì)件對于電路(lù)可靠性的影(yǐng)響（或一個子(zi)電路對于系(xì)統可靠性的(de)影響）不僅取(qu)決于該元器(qì)件（或子電路(lu)）自身的質量(liàng)，而且取決于(yu)該元器😍件（或(huo)子電路）造成(cheng)‼️電路（或系統(tong)）性能變化的(de)靈敏度。因🚶‍♀️此(ci)，在電路設計(ji)中，應進行靈(líng)敏度分析，确(què)定對電路性(xing)能影響顯著(zhe)的關鍵元器(qì)件或子電路(lu)。對其進行重(zhòng)👄點設計。靈敏(min)度分析可借(jiè)助于🈲現有的(de)電路模拟器(qì)⭐或邏✌️輯🥵模拟(nǐ)器完成。這是(shi)提高電路可(ke)靠性的一個(ge)經濟有效的(de)方法。
    5. 基于元(yuán)器件的穩定(dìng)參數和典型(xíng)特性進行設(shè)計
    電路設計(jì)通常必須依(yi)據所選用器(qì)件的參數指(zhi)标來進行。爲(wei)了保證電路(lu)的可靠性，隻(zhi)要可能，電路(lu)性能應該基(ji)于器件的最(zui)穩📱定的參數(shù)來設計，同時(shi)應留出一些(xiē)允許變化的(de)餘量。對于那(na)些由于工藝(yi)離散性以及(jí)随時間、溫🧑🏾‍🤝‍🧑🏼度(dù)和其它環境(jing)應力而變化(huà)的👅不太穩定(dìng)的性能參數(shu)，設計時應給(gěi)予更爲寬容(rong)的限制。對于(yú)那些不确定(ding)的無法控制(zhì)的性能參數(shù)，設計時不宜(yí)采納，否則無(wu)法保證電路(lù)的可靠性和(hé)制造的可重(zhòng)複性。如果産(chǎn)品手冊中 記(ji)載有所需的(de)特性曲線圖(tu)、外部電路參(cān)數或典型應(yīng)用電路時🛀，應(ying)盡可能使用(yong)該特性曲線(xiàn)或電路方案(àn)進行設計。
    6. 均(jun1)衡設計
    在設(she)計一個電子(zǐ)系統時，總是(shì)要先将其分(fen)割爲若幹個(gè)電路塊，以便(bian)完成不同的(de)功能。在系統(tong)分割時，應注(zhu)意電㊙️路功能(neng)和💞結構的均(jun)衡性，這樣對(dui)提高系統可(ke)靠性有利。這(zhè)主要體現在(zài)兩個方面：一(yī)是每塊電路(lù)的功能應相(xiang)對完整，盡量(liàng)減少各個電(dian)路之間🐪的聯(lián)接，以削弱互(hù)連對電路可(ke)靠性的影響(xiǎng)；二是各個電(dian)流所含元器(qì)件的數量不(bu)要過于集中(zhōng)帶來的不可(ke)靠因素，同時(shi)也方便了裝(zhuang)配工藝設計(jì)。
    7. 三次設計
    三(san)次設計包括(kuò)系統設計、參(can)數設計和容(róng)差設計。系統(tong)設計是指一(yi)般意義上的(de)設計；參數設(shè)計是利用正(zheng)交設計法結(jié)合計算機🍉輔(fǔ)助設計，找到(dao)穩定性好的(de)合理⭕參數組(zǔ)✍️，是三次✔️設計(jì)的核心；容差(cha)設計則是在(zài)系統的🔞最佳(jiā)參數✍️組合确(què)定之後，合理(li)規劃組成🏃🏻系(xi)統的各個🏒元(yuán)器件的容差(cha)，使産品物美(měi)價廉。采用三(sān)次設計方法(fǎ)獲得的産品(pin)具♉有高的信(xìn)噪比，對于元(yuan)器件的公差(cha)與老化、工作(zuò)和環境條件(jiàn)的波動變化(hua)等具有很強(qiáng)的忍受能力(lì)，保證長時間(jiān)正常工作。因(yīn)此，在所采用(yong)的元器件質(zhì)量等級相同(tong)的條件下，通(tōng)過三次設計(ji)的電路的可(ke)靠性明顯高(gao)于未作三次(ci)設計的電路(lu)。
    8. 冗餘設計和(hé)降額設計
冗(rǒng)餘設計也稱(cheng)餘度設計，它(ta)是在系統或(huo)設備中的📧關(guan)鍵電路部位(wèi)，設計一種以(yǐ)上的功能通(tōng)道，當一個🔞功(gōng)能㊙️通道發生(sheng)故障時，可用(yong)另一個通道(dào)代替，從而可(kě)使局部故障(zhang)不影響整個(ge)系統或設備(bèi)的正常工💔作(zuò)。采用冗餘設(she)計，使得用相(xiàng)對低可靠的(de)元器件構🔞成(cheng)可靠的系統(tong)或設備成爲(wèi)可能。但是，采(cai)用冗餘設💜計(ji)會使電路的(de)複雜性以及(ji)系㊙️統的體積(ji)、重量、功耗和(hé)成本增加，一(yī)般隻用于那(nà)些安全性要(yào)求非常高而(ér)且難以維修(xiu)的系統。
9. 可靠(kào)性預計
    爲了(le)驗證可靠性(xìng)設計的效果(guǒ)，根據系統可(kě)靠性的🌈要求(qiú)，電路設👌計完(wán)成後，可對關(guān)鍵電路的失(shi)效率進行預(yu)計，預🔞計所♍依(yī)據的模型和(hé)方法見國軍(jun)标GJB299《電子設備(bèi)可靠性預🔞計(ji)手冊》。
9.6.2 常用集(jí)成電路的應(ying)用設計規則(ze)
    在電路設計(jì)時，除了以上(shang)所述的通用(yong)設計原則之(zhi)外，還㊙️要根據(jù)所用器件的(de)具體情況，采(cai)用不同的設(she)計規則。下面(mian)給出用幾種(zhǒng)常用集成電(dian)路進行電路(lu)設計時應該(gai)遵循的一🏃‍♀️些(xie)規則。這些規(gui)則所依據的(de)設計原理大(da)多已經在本(ben)書的有關章(zhang)節裏予以闡(chan)述，這裏不再(zài)贅述。
    1. TTL電路應(yīng)用設計規則(zé)
    (1) 電源
    •穩定性(xìng)應保持在±5％之(zhī)内；
    •紋波系數(shù)應小于5％；
    •電源(yuan)初級應有射(shè)頻旁路。
    (2)去耦(ou)
    •每使用8塊TTL電(diàn)路就應當用(yòng)一個0.01~0.1μF的射頻(pin)電容器對電(dian)源電壓進行(háng)去耦。去耦電(dian)容的位置應(yīng)僅可能地靠(kào)近集🧡成電⛷️路(lu)，二者之間的(de)距離應在15cm之(zhī)内。每塊印制(zhi)♈電路闆也應(ying)用一隻容量(liàng)更大些的低(di)🈲電感電容器(qi)對電源進行(hang)去耦。電容器(qi)類型的選擇(ze)方法參見8.1.1節(jiē)。
    (3)輸入信号
    •輸(shū)入信号的脈(mo)沖寬度應長(zhǎng)于傳播延遲(chi)時間，以免出(chū)現反射噪聲(sheng)；
    •要求邏輯“0”輸(shu)出的器件，其(qí)不使用的輸(shū)入端應将其(qi)🌐接地或🚶與同(tóng)一門電路的(de)在用輸入端(duan)相連；
    •要求邏(luó)輯“1”輸出的器(qi)件，其不使用(yong)的輸入端應(yīng)連接到一個(ge)💛大于2.7V的電壓(yā)上。爲了不增(zeng)加傳輸延遲(chi)時間和噪聲(sheng)敏感度，所接(jie)電壓不要超(chāo)過該電路的(de)電壓最大額(e)定值5.5V；
    •不使用(yòng)的器件，其所(suo)有的輸入端(duan)都應按照使(shǐ)功耗✌️最低的(de)方法連接，具(jù)體的處理方(fāng)法可參閱8.1.6節(jiē)；
    •在使用低功(gōng)耗肖特基TTL電(dian)路時，應保證(zhèng)其輸入端不(bu)♍出現❗負電🈲壓(ya)，以免電流流(liu)入輸入箝位(wèi)二極管；
    •時鍾(zhōng)脈沖的上升(shēng)時間和下降(jiàng)時間應盡可(kě)能的短，以🛀🏻便(biàn)提⚽高🛀電☂️路的(de)抗幹擾能力(lì)；
    •通常時鍾脈(mò)沖處于高态(tai)時，觸發器的(de)數據不應改(gai)變。若一例☂️外(wài)，應查閱有關(guan)的數據規範(fàn)；
    •擴展器應盡(jìn)可能地靠近(jìn)被擴展的門(mén)，擴展器的節(jiē)點上不能有(yǒu)💚容性負載；
    •在(zài)長信号線的(de)接收端應接(jiē)一個500Ω～1kΩ的上拉(la)電阻，以便🈲增(zeng)加噪聲容限(xian)和縮短上升(shēng)時間。
    (4)輸出信(xin)号
    •集電極開(kāi)路器件的輸(shū)出負載應連(lian)接到小于等(děng)于🈲最大額定(ding)值的電壓上(shang)，所有其它器(qi)件的輸出負(fù)載應連🐆接到(dao)VCC上；
    •長信号線(xiàn)應該由專門(mén)爲其設計的(de)電路驅動，如(ru)線驅動器、緩(huǎn)沖器等；
    •從線(xiàn)驅動器到接(jie)收電路的信(xin)号回路線應(ying)是連續的，應(yīng)采用特性阻(zu)抗約爲100Ω的同(tóng)軸線或雙扭(niǔ)線；
    •在長信号(hào)線的驅動端(duān)應加一隻小(xiao)于51Ω的串聯電(diàn)阻，以便消🍉除(chu)可🔞能出現的(de)負過沖。
    (5)并聯(lian)應用
    •除三态(tài)輸出門外，有(you)源上拉門不(bú)得并聯連接(jie)。隻有一種✨情(qing)況例😘外，即并(bing)聯門的所有(you)輸入端和輸(shū)出端均并聯(lian)在一起，而且(qiě)這些👅門電路(lu)封裝在同一(yi)外殼内；
    •某些(xie)TTL電路具有集(jí)電極開路輸(shū)出端，允許将(jiang)幾個電路的(de)開集電極輸(shū)出端連接在(zài)一起，以實現(xian)“線與”功能。但(dàn)應在該輸出(chu)端加一個上(shàng)拉電阻，以便(bian)提供足夠的(de)驅♌動信号和(he)提高抗幹擾(rao)能力，上🚶拉電(diàn)阻的阻♉值應(yīng)根據♻️該電路(lu)的扇出能力(li)來确定。
    2. CMOS電路(lù)應用設計規(guī)則
    (1)電源
    •穩定(ding)性應保持在(zài)±5％之内；
    •紋波系(xì)數應小于5％；
    •電(dian)源初級應有(yǒu)射頻旁路；
    •如(ru)果CMOS電路自身(shen)和其輸入信(xìn)号源使用不(bu)同的電源，則(zé)🔱開機時應首(shǒu)先接通CMOS電源(yuán)，然後接通信(xin)号源，關機時(shí)應🚶‍♀️該首先關(guan)閉信号源❗，然(rán)後關閉CMOS電源(yuan)。 
    (2)去耦
    •每使用(yòng)10～15塊CMOS電路就應(ying)當用一個0.01~0.1μF的(de)射頻電容器(qì)對電📐源電壓(yā)進行去耦。去(qu)耦電容的位(wei)置應僅可能(neng)地靠近集成(cheng)電路，二者之(zhī)間的距離應(yīng)在15之内。每塊(kuài)印制電路闆(pan)也應用❗一隻(zhi)容量更大些(xiē)的低☁️電感電(dian)容器對電源(yuán)進行去耦。
    (3)輸(shu)入信号
    •輸入(ru)信号電壓的(de)幅度應限制(zhi)在CMOS電路電源(yuan)電壓範圍之(zhī)内，以免引發(fa)闩鎖；
    •多餘的(de)輸入端在任(rèn)何情況下都(dōu)不得懸空，應(ying)适當🈲的連接(jie)到CMOS電路的電(diàn)壓正端或負(fù)端上；
    •當CMOS電路(lu)由TTL電路驅動(dong)時，應該在CMOS電(dian)路的輸入端(duan)與VCC之間連一(yī)☎️個上🏃拉電阻(zǔ)；
    •在非穩态和(hé)單穩态多諧(xie)振蕩器等應(yīng)用中，允許CMOS電(diàn)路有一定的(de)輸入電流（通(tong)過保護二極(jí)管），但應在其(qi)輸入加接一(yi)隻串聯🌍電阻(zu)，将輸入電流(liu)限制在微安(an)級的水平上(shàng)。
    (4) 輸出信号
    •輸(shū)出電壓的幅(fú)度應限制在(zai)CMOS電路電源電(dian)壓範圍之🏃内(nei)，以免引發闩(shuān)鎖；
    •長信号線(xian)應該由專門(mén)爲其設計的(de)電路驅動，如(rú)線驅動器、緩(huǎn)沖器等；
    •應避(bi)免在CMOS電流的(de)輸出端接大(da)于500pF的電容負(fù)載；
    •CMOS電路的扇(shàn)出應根據其(qí)輸出容性負(fù)載量來确定(ding)，通常可按下(xià)式計算：     
                                      ( 9.6 )
式中(zhōng)，FO爲扇出，CL爲CMOS電(diàn)路的額定容(róng)性負載電容(rong)，0.8是容性負載(zǎi)的降額系數(shù)，CI爲CMOS電路的額(e)定輸入電容(rong)。
    (5)并聯應用
    •除(chú)三态輸出門(mén)外，有源上拉(lā)門不得并聯(lian)連接。隻有一(yi)種情況例🏃‍♂️外(wài)，即并聯門的(de)所有輸入端(duān)均并聯在一(yī)起，而且這些(xiē)門電路封🔴裝(zhuāng)在同一外殼(ké)内。
    3.線性放大(da)器應用設計(ji)規則
    (1) 電源
    •穩(wěn)定性應保持(chi)在±1%之内；
    •紋波(bo)系數應小于(yu)1％；
    •電源初級應(ying)有射頻旁路(lu)；
    (2) 去耦
    •每使用(yòng)10塊線性集成(cheng)電路就應當(dāng)用一個0.01~0.1μF的射(she)頻電容器🏃🏻對(dui)電源電壓進(jìn)行去耦。去耦(ou)電容的位置(zhi)應僅可能地(dì)靠✂️近集成電(diàn)路，二者之間(jiān)的距離應在(zai)15cm之内。每塊印(yin)🌈制電路闆也(ye)應用一隻容(róng)量更大些的(de)低電感電容(rong)器🏃🏻‍♂️對電源進(jin)行去耦。
    (3) 輸入(ru)信号
    •差模輸(shū)入電壓和共(gòng)模輸入電壓(ya)均不應超過(guo)它們的😍最大(dà)額定🏃‍♀️值的60％；
    •所(suo)有不使用的(de)輸入端均應(ying)按照使功耗(hao)最低的方式(shì)進行🏃‍♂️連接；
    •如(ru)果器件具有(you)兩個以上的(de)外部調整點(dian)，必須多次❄️調(diào)整，僅一⭐次是(shi)不行的。
    (4) 輸出(chū)信号
    •長信号(hao)線應該由專(zhuān)門爲其設計(ji)的電路驅動(dong)，如線驅動器(qi)、緩沖器等；
    •從(cong)線驅動器到(dao)接收電路的(de)信号回路線(xiàn)應采用連續(xu)💘同軸線👌或雙(shuang)扭線，其特性(xing)阻抗應與連(lian)接端口的阻(zǔ)抗相匹配。
    4. 線(xian)性電壓調整(zhěng)器應用設計(ji)規則
    (1)輸入電(dian)壓
    •輸入電壓(ya)不應超過其(qi)最大額定值(zhí)的80％；
    •差分輸入(rù)電壓應該比(bǐ)推薦的最小(xiao)電壓大20％，以保(bǎo)持🤩适⭐當的輸(shu)出電壓。
    (2)輸出(chū)負載
    •最大輸(shū)出負載不得(dé)超過其最大(dà)額定值的80％；
    •如(rú)果器件内部(bù)沒有包含短(duǎn)路保護電路(lù)，則應設計外(wai)部☎️短路保護(hù)電路。
    (3)散熱
    •電(diàn)壓調整器應(ying)該安裝散熱(re)器，其散熱面(miàn)積應能夠散(sàn)掉器件承🎯受(shou)最大功率時(shí)所産生的熱(re)量。
9.6.3 印制電路(lu)闆布線設計(jì)
    目前電子元(yuán)器件用于各(gè)類電子設備(bèi)和系統時，仍(reng)然以印制電(diàn)💜路闆爲主要(yào)裝配方式。實(shi)踐證明，即使(shi)電原理圖設(shè)計正确✨，印制(zhì)電路闆布線(xian)設計不當，也(yě)會對器件的(de)可靠性産生(shēng)不利的影響(xiǎng)。例如，将印制(zhì)電路闆用于(yú)裝配高速數(shu)字集成電路(lù)時，電路上出(chū)現的瞬變電(diàn)❓流通過印制(zhi)導線時，會産(chan)生沖擊電流(liú)。如果印制導(dǎo)線的阻抗比(bǐ)較大，特别是(shì)電感較大時(shi)☀️，這種沖擊👌電(diàn)流的🎯幅值會(hui)很大，有可能(néng)對器件造成(cheng)損👉害。如果印(yin)制闆兩條細(xì)平行線靠得(de)很近，則會形(xíng)成信号波形(xing)的延遲，在傳(chuan)輸線的終端(duān)形成反射噪(zào)聲。因此，在設(she)計印制闆布(bù)線的時候，應(yīng)注意采用正(zhèng)确的方法。
    1. 電(diàn)磁兼容性設(shè)計
    電磁兼容(rong)性（EMC）是指電子(zi)系統及其元(yuán)部件在各種(zhǒng)電磁環境中(zhong)仍能夠協調(diao)、有效地進行(hang)工作的能力(lì)。EMC設計的目的(de)是既能抑制(zhì)各種外來的(de)幹擾，使電路(lù)和🌈設備在✏️規(gui)定的電磁環(huan)境中能正常(cháng)工作，同時又(yòu)能減少其本(ben)身對其它設(she)備的電磁幹(gàn)擾。
    由于瞬變(bian)電流在印制(zhì)線條上所産(chǎn)生的沖擊幹(gan)擾主要是由(you)印🛀🏻制導線的(de)電感成分造(zào)成的，因此，應(ying)盡量減✂️少印(yin)制導線的電(diàn)感量。印制導(dǎo)線的電感量(liang)與其長度‼️成(cheng)正比，并随其(qí)寬度的增加(jiā)而下降，故短(duan)而粗的導線(xian)對于抑制幹(gan)擾是有利的(de)。
    時鍾引線、行(hang)驅動器或總(zong)線驅動器的(de)信号線常常(chang)載有大的瞬(shun)變電流，其印(yìn)制導線要盡(jin)可能地短；而(er)對于電源📱線(xian)和地線這樣(yàng)的難以縮短(duǎn)長度的布線(xiàn)，則應在👈印制(zhì)闆面積和線(xiàn)條密🔆度允許(xǔ)的條件下盡(jìn)可能加大布(bù)線的寬度。對(dui)于一🤞般電路(lù)，印制導線寬(kuān)度選在1.5mm左右(you)，即可完全滿(mǎn)㊙️足要求；對于(yú)集成電路，可(kě)👌選爲0.2mm~1.0mm。
    采用平(ping)行走線可以(yi)減少導線電(dian)感，但導線之(zhī)間的互感和(hé)分布⁉️電容增(zēng)加，如果布局(jú)允許。最好采(cai)用井字形網(wǎng)狀地線💜結構(gòu)，具體做法是(shì)印制闆的一(yi)面橫向布線(xiàn)，另一面縱向(xiàng)布線，然後在(zài)交叉孔處用(yong)鉚釘或金屬(shǔ)化孔相連。
    爲(wei)了印制印制(zhi)導線之間的(de)串擾，在設計(jì)布線時應盡(jìn)量👌避免長距(jù)離的平行走(zou)線，盡可能拉(lā)開線與線之(zhi)間💃🏻的距離，信(xìn)号線與地線(xiàn)及電源線盡(jin)可能不交叉(chā)。在使用一般(ban)電路時，印制(zhi)導線間隔和(hé)長度設計可(ke)以參考表9.7所(suo)列規則。在一(yī)些對幹擾十(shi)分敏感的信(xìn)号線之間可(ke)以設置一根(gen)接地的印🌐制(zhi)線，也可有☂️效(xiào)地抑制串擾(rǎo)。

爲了抑制出(chu)現在印制線(xian)條終端的反(fǎn)射幹擾，除了(le)特殊需要🤩之(zhi)外，應盡可能(neng)縮短印制線(xiàn)的長度和采(cai)🐇用慢☎️速電路(lù)。必要時可加(jia)終端匹配，即(ji)在傳輸線的(de)末端對地和(hé)電源端各加(jia)接一個相同(tóng)阻值的匹配(pei)電阻。根據經(jīng)驗，對一般速(su)度較快的TTL電(dian)路，其印制線(xian)條長于10cm以上(shàng)🐇時就應加終(zhōng)端匹配措施(shī)。匹配電阻的(de)阻值應根據(ju)集成電路的(de)輸出驅動電(dian)流及吸收電(diàn)🔆流的最大值(zhí)來決定。當使(shi)用74F系列的TTL電(dian)路時，匹配電(dian)阻🚶‍♀️可采用330Ω，其(qi)等效的💁終端(duān)阻抗爲165Ω。
    爲了(le)避免高頻信(xin)号通過印制(zhi)導線産生的(de)電磁輻射，在(zài)印制⛷️電路闆(pan)布線時，還應(ying)注意以下要(yào)點：
    (1) 盡量減少(shǎo)印制導線的(de)不連續性，例(li)如導線寬度(dù)不要突變🏃‍♂️，導(dao)線♻️的拐角大(dà)于90O，禁止環狀(zhuang)走線等。這樣(yàng)也有利于提(ti)💁高印制導線(xian)耐焊接熱的(de)能力。
    (2)時鍾信(xìn)号引線最容(róng)易産生電磁(cí)輻射幹擾，走(zou)線時應與地(dì)線回路相靠(kào)近，不要在長(zhang)距離内與信(xin)号線并行。
    (3)總(zong)線驅動器應(yīng)緊挨其欲驅(qū)動的總線。對(dui)于那些離開(kāi)🔞印制電路闆(pan)的引線，驅動(dòng)器應緊挨着(zhe)連接器。
    (4)數據(jù)總線的布線(xiàn)應每兩根信(xìn)号線之間夾(jia)一根信㊙️号地(dì)線。最好是緊(jin)挨着最不重(zhong)要的地址引(yin)線放置地回(huí)路，因爲後者(zhě)常載有高頻(pín)電流。
(5)在印制(zhi)闆布置高速(sù)、中速和低速(su)邏輯電路時(shi)，應按照圖9.41的(de)♻️方式排列器(qì)件。

  2. 接地設計(jì)
隻要布局許(xǔ)可，印制闆最(zui)好做成大平(ping)面接地方式(shi)，即印🛀🏻制闆🏒的(de)一面全部用(yòng)銅箔做成接(jie)地平面，則另(lìng)一面作爲信(xin)号布線㊙️。這樣(yang)做有許多好(hao)處：
    (1)大接地平(ping)面可以降低(dī)印制電路的(de)對地阻抗，有(you)效地抑👌制印(yin)⭐制闆另一面(mian)信号線之間(jiān)的幹擾和噪(zào)聲。例如，由于(yú)平行導線之(zhī)間🔴的分布電(dian)容在導線接(jiē)近接地平面(miàn)時會變小，因(yīn)此大接地平(píng)面可使印制(zhì)線之間的串(chuàn)🚶‍♀️擾明顯削弱(ruo)。
    (2)大接地平面(mian)起着電磁屏(píng)蔽和靜電屏(ping)蔽的作用，可(ke)減少外界🐇對(duì)電路的高頻(pín)輻射幹擾以(yǐ)及減少電路(lù)對外界的高(gao)頻🌐輻射幹擾(rao)。
(3)大接地平面(mian)還有良好散(san)熱效果，其大(dà)面積的銅箔(bó)尤如金屬散(san)熱片，迅速向(xiàng)外界散發印(yin)制電路闆中(zhōng)🐇的熱量。

 如果(guǒ)無法采用大(da)接地平面，則(zé)應在印制電(diàn)路闆的周🌈圍(wéi)設計接地總(zong)線，接地總線(xian)的兩端接到(dào)系統的公共(gòng)接地點上🤟。接(jie)地總線應盡(jìn)可能地寬，其(qí)寬度至少應(ying)爲❄️2.5mm。
    數字電路(lù)部分與模拟(nǐ)電路部分以(yǐ)及小信号電(diàn)路和大✊功率(lü)電路應該分(fen)别并行饋電(diàn)。數字地與模(mo)拟⭕地在📧内部(bu)不得相連，屏(píng)蔽♋地與電源(yuan)地分别設置(zhì)，去⭐耦濾波♻️電(dian)容應就近接(jiē)地。
    3. 熱設計
    從(cong)有利于散熱(rè)的角度出發(fa)，印制闆最好(hǎo)是直立安裝(zhuang)，闆與💋闆之間(jian)的距離一般(bān)不要小于2cm，而(ér)且元器件在(zài)印制闆上的(de)💯排列方式應(yīng)遵循一定的(de)規則：
    (1)對于采(cǎi)用自由對流(liu)空氣冷卻方(fang)式的設備，最(zuì)好是将集成(chéng)電路（或其他(tā)元器件）安縱(zong)長方式排列(liè)，如圖9.42 (a)所示；對(dui)于采用強制(zhì)空氣冷卻（如(rú)用風扇冷卻(que)）的設🔞備，則應(yīng)按橫長方式(shi)配置，如圖9.42 (b)所(suo)示。
    (2)同一塊印(yin)制闆上的元(yuan)器件應盡可(kě)能按其發熱(rè)量大小💞及✉️耐(nai)熱程度分區(qu)排列，發熱量(liàng)小或耐熱性(xing)差的元器件(jian)（如小信号晶(jīng)體👉管、小規模(mó)集成電路、電(diàn)解電容器☔等(deng)）放在冷卻氣(qì)流的最👨‍❤️‍👨上遊(yóu)（入口處），發熱(rè)量大或耐熱(re)性好的元器(qì)件（如功率晶(jīng)體管🐆、大規模(mó)集成電路等(deng)）放🍓在冷卻氣(qì)流的最下遊(you)（出口處）。
    (3)在水(shui)平方向上，大(da)功率器件盡(jin)量靠近印制(zhì)闆邊沿布🏃‍♂️置(zhì)🐉，以便縮短傳(chuán)熱途徑；在垂(chuí)直方向上，大(da)功率器件盡(jin)量靠近印制(zhi)闆上方布置(zhì)，以便減少這(zhè)些器件工作(zuo)時對其它元(yuan)器件溫度的(de)影響。
(4)溫度敏(mǐn)感器件最好(hao)安置在溫度(du)最低的區域(yù)（如設備的底(dǐ)🍉部），千💰萬不要(yao)将它放在發(fa)熱元器件的(de)正上方，多個(ge)器件最好是(shì)在水平面上(shàng)交錯布局。
設(she)備内印制闆(pǎn)的散熱主要(yao)依靠空氣流(liú)動，所以在設(shè)🈲計🎯時要研究(jiu)空氣流動路(lu)徑，合理配置(zhi)元器件或印(yin)制電路闆。空(kong)氣流動時✨總(zong)是趨向于阻(zǔ)力小的地💋方(fāng)流動，所以在(zài)印制電路闆(pǎn)上🌈配置元器(qi)件時，要避免(miǎn)在某個✉️區域(yu)留有較大的(de)空‼️域。如圖9.43 (a)所(suǒ)示的那樣❗，冷(leng)卻空氣大多(duo)從此空域中(zhong)流走，而元🌈器(qì)件密集區☁️域(yù)很少有空氣(qi)流過，這樣散(san)熱效果就大(dà)大降低。如果(guǒ)象圖9.43 (b)那樣在(zai)空域中加上(shang)一排器件，雖(sui)然裝配密度(du)提高了，但由(you)于冷㊙️卻空氣(qi)的通路阻抗(kàng)均勻，使空🤞氣(qì)流動也絕緣(yuán)，從而使散熱(rè)效果改善。整(zheng)機中多塊🔆印(yin)制電路闆的(de)配置也應注(zhù)意同樣問題(tí)⭕。
 
大量實踐經(jīng)驗表明，采用(yong)合理的元器(qì)件排列方式(shi)🐇，可以有效地(dì)降低印制電(diàn)路的溫升，從(cong)而使器件及(ji)♋設備⛱️的故障(zhang)率明顯下降(jiang)🌐。
    此外，在高可(ke)靠應用場合(he)，應該采用銅(tóng)箔厚一些的(de)印制👌電🏃‍♂️路闆(pǎn)基材，這不僅(jǐn)可以增強印(yin)制闆的散熱(re)能力，而且有(yǒu)利于降低印(yin)制導線的電(dian)阻值，提高機(ji)🚶‍♀️械強度🥰。如選(xuan)用銅箔厚度(du)爲70μm的🔞印制闆(pan)，相對于銅箔(bo)厚度爲35μm的印(yìn)制闆，印制導(dao)線的電阻值(zhi)可降低1/2，散熱(rè)🐉能力可增加(jiā)一倍，而且在(zài)容易遭受劇(ju)💋烈的振動和(hé)沖擊的環境(jing)中，不容易出(chu)現斷線之類(lèi)的機械故障(zhang)。
    〔實例〕集成電(dian)路在印制闆(pǎn)上的排列方(fāng)式對其溫升(shēng)的影響
圖9.44給(gei)出了大規模(mo)集成電路（LSI）和(he)小規模集成(cheng)電路（SSI）混合安(ān)裝✌️情🌐況下的(de)兩種排列方(fāng)式，LSI的功耗爲(wei)1.5W，SSI的功耗爲0.3W。實(shí)🏃🏻測結果表明(ming)，圖9.44(a)所示方式(shì)使LSI的溫升達(da)50℃，而圖9.44 (b)輻🚶‍♀️射導(dǎo)緻🏃🏻的LSI的溫升(shēng)爲40℃，顯☀️然采納(na)後面一種方(fāng)式對降低LSI的(de)失效率更爲(wèi)有利。

   這個例(li)子也說明，應(yīng)該盡可能地(dì)使印制闆上(shàng)元器件的溫(wen)升趨于均勻(yun)，這有助于降(jiàng)低印制闆上(shang)的器件的溫(wen)度✊峰值。 

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